辽宁校准DDR测试

DDR应用现状随着近十年以来智能手机、智能电视、AI技术的风起云涌，人们对容量更高、速度更快、能耗更低、物理尺寸更小的嵌入式和计算机存储器的需求不断提高，DDRSDRAM也不断地响应市场的需求和技术的升级推陈出新。目前，用于主存的DDRSDRAM系列的芯片已经演进到了DDR5了，但市场上对经典的DDR3SDRAM的需求仍然比较旺盛。测试痛点测试和验证电子设备中的DDR内存，客户一般面临三大难题：如何连接DDR内存管脚；如何探测和验证突发的读写脉冲信号；配置测试系统完成DDR内存一致性测试。DDR测试信号问题排查；辽宁校准DDR测试

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什么是DDR？

DDR是双倍数据速率(DoubleDataRate)。DDR与普通同步动态随机内存（DRAM）非常相象。普通同步DRAM（现在被称为SDR）与标准DRAM有所不同。标准的DRAM接收的地址命令由二个地址字组成。为节省输入管脚，采用了复用方式。地址字由行地址选通（RAS）锁存在DRAM芯片。紧随RAS命令之后，列地址选通（CAS）锁存第二地址字。经过RAS和CAS，存储的数据可以被读取。同步动态随机内存（SDRDRAM)将时钟与标准DRAM结合，RAS、CAS、数据有效均在时钟脉冲的上升边沿被启动。根据时钟指示，可以预测数据和其它信号的位置。因而，数据锁存选通可以精确定位。由于数据有效窗口的可预计性，所以可将内存划分成4个组进行内部单元的预充电和预获取。通过突发模式，可进行连续地址获取而不必重复RAS选通。连续CAS选通可对来自相同行的数据进行读取。 辽宁校准DDR测试DDR4信号完整性测试案例；

3.互联拓扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而例外的是，在multi-rankDIMMs（DualInLineMemoryModules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图2列出了一些相关的拓扑结构，其中Fly-By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub）。对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。另外，树形拓扑结构要求AB的长度和AC的长度非常接近（如图2）。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同时又要满足板层的约束要求，在基于4层板的DDR3设计中，合理的拓扑结构就是带有少短线（Stub）的菊花链式拓扑结构。

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DDR信号的要求是针对DDR颗粒的引脚上的，但是通常DDR芯片采用BGA封装，引脚无法直接测试到。即使采用了BGA转接板的方式，其测试到的信号与芯片引脚处的信号也仍然有一些差异。为了更好地得到芯片引脚处的信号质量，一种常用的方法是在示波器中对PCB走线和测试夹具的影响进行软件的去嵌入(De-embedding)操作。去嵌入操作需要事先知道整个链路上各部分的S参数模型文件(通常通过仿真或者实测得到),并根据实际测试点和期望观察到的点之间的传输函数，来计算期望位置处的信号波形，再对这个信号做进一步的波形参数测量和统计。图5.15展示了典型的DDR4和DDR5信号质量测试环境，以及在示波器中进行去嵌入操作的界面。 DDR4信号质量自动测试软件报告；

2.PCB的叠层（stackup）和阻抗对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VDD平面层，Vtt和Vref在VDD平面层布线。而当使用6层来走线时，设计一种拓扑结构变得更加容易，同时由于Power层和GND层的间距变小了，从而提高了电源完整性。互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms，ODT的设置也必须保持在50Ohms。在DDR3的设计时，单端信号的终端匹配电阻在40和60Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70Ohms之间。而差分信号的阻抗匹配电阻始终在100Ohms。DDR工作原理与时序问题；辽宁校准DDR测试

DDR关于信号建立保持是的定义；辽宁校准DDR测试

    对于DDR源同步操作，必然要求DQS选通信号与DQ数据信号有一定建立时间tDS和保持时间tDH要求，否则会导致接收锁存信号错误，DDR4信号速率达到了，单一比特位宽为，时序裕度也变得越来越小，传统的测量时序的方式在短时间内的采集并找到tDS/tDH差值，无法大概率体现由于ISI等确定性抖动带来的对时序恶化的贡献，也很难准确反映随机抖动Rj的影响。在DDR4的眼图分析中就要考虑这些抖动因素，基于双狄拉克模型分解抖动和噪声的随机性和确定性成分，外推出基于一定误码率下的眼图张度。JEDEC协会在规范中明确了在DDR4中测试误码率为1e-16的眼图轮廓，确保满足在Vcent周围Tdivw时间窗口和Vdivw幅度窗口范围内模板内禁入的要求。 辽宁校准DDR测试