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使用SystemSI进行DDR3信号仿真和时序分析实例

SystemSI是Cadence Allegro的一款系统级信号完整性仿真工具，它集成了 Sigrity强大的 电路板、封装等互连模型及电源分布网络模型的提取功能。目前SystemSI提供并行总线分析 和串行通道分析两大主要功能模块，本章介绍其中的并行总线分析模块，本书第5章介绍串 行通道分析模块。

SystemSI并行总线分析(Parallel Bus Analysis)模块支持IBIS和HSPICE晶体管模型， 支持传输线模型、S参数模型和通用SPICE模型，支持非理想电源地的仿真分析。它拥有强 大的眼图、信号质量、信号延时测量功能和详尽的时序分析能力，并配以完整的测量分析报 告供阅读和存档。下面我们结合一个具体的DDR3仿真实例，介绍SystemSI的仿真和时序分 析方法。本实例中的关键器件包括CPU、4个DDR3 SDRAM芯片和电源模块， DDR3一致性测试是否适用于非服务器计算机？DDR测试DDR3测试价格多少

创建工程启动SystemSI工具，单击左侧Workflow下的LoadaNew/ExistingWorkspace菜单项,在弹出的WorkspaceFile对话框中选择Createanewworkspace,单击OK按钮。在弹出的SelectModule对话框中选择ParallelBusAnalysis模块，单击OK按钮。选择合适的License后弹出NewWorkspace对话框在NewWorkspace对话框中选择Createbytemplate单选框，选择个模板addr_bus_sparam_4mem,设置好新建Workspace的路径和名字，单击0K按钮。如图4-36所示，左侧是Workflow,右侧是主工作区。

分配旧IS模型并定义总线左侧Workflow提示第2步为AssignIBISModels,先给内存控制器和SDRAM芯片分配实际的IBIS模型。双击Controller模块，在工作区下方弹出Property界面，左侧为Block之间的连接信息，右侧是模型设置。单击右下角的LoadIBIS...按钮，弹出LoadIBIS对话框。 北京DDR3测试市场价是否可以在运行操作系统时执行DDR3一致性测试？

 如果模型文件放在其他目录下，则可以选择菜单Analyze-Model Browser..,在界面里面单击 Set Search Path按钮，然后在弹出的界面里添加模型文件所在的目录。

选择菜单Analyze —Model Assignment..,在弹出的模型设置界面中找到U100 (Controller)来设置模型。

在模型设置界面中选中U100后，单击Find Model...按钮，在弹出来的界面中删除 工具自认的模型名BGA1295-40,将其用“*”取代，再单击空白处或按下Tab键，在列岀的 模型文件中选中。

单击Load按钮，加载模型。

加载模型后，选择文件下的Controller器件模型，然后单击Assign 按钮，将这个器件模型赋置给U100器件。

DDRhDDRl釆用SSTL_2接口，1/0 口工作电压为2.5V；时钟信号频率为100〜200MHz； 数据信号速率为200〜400 Mbps,通过单端选通信号双边沿釆样；地址/命令/控制信号速率为 100〜200Mbps,通过时钟信号上升沿采样；信号走线都使用树形拓扑，没有ODT功能。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作电压为1.8V；时钟信号频率为200〜 400MHz；数据信号速率为400〜800Mbps,在低速率下可选择使用单端选通信号，但在高速 率时需使用差分选通信号以保证釆样的准确性；地址/命令/控制信号在每个时钟上升沿釆样的 情况下(1T模式)速率为200〜400Mbps,在每个间隔时钟上升沿釆样的情况下(2T模式) 速率减半；信号走线也都使用树形拓扑，数据和选通信号有ODT功能。 如何进行DDR3内存模块的热插拔一致性测试？

DDR3： DDR3釆用SSTL_15接口，I/O 口工作电压为1.5V；时钟信号频率为400〜 800MHz；数据信号速率为800〜1600Mbps,通过差分选通信号双沿釆样；地址/命令/控制信 号在1T模式下速率为400〜800Mbps,在2T模式下速率为200〜400Mbps；数据和选通信号 仍然使用点对点或树形拓扑，时钟/地址/命令/控制信号则改用Fly-by的拓扑布线；数据和选 通信号有动态ODT功能；使用Write Leveling功能调整时钟和选通信号间因不同拓扑引起的 延时偏移，以满足时序要求。如何确保DDR3一致性测试的可靠性和准确性？DDR测试DDR3测试价格多少

DDR3一致性测试是否需要经常进行？DDR测试DDR3测试价格多少

DDR3拓扑结构规划：Fly・by拓扑还是T拓扑

DDR1/2控制命令等信号，均采用T拓扑结构。到了 DDR3,由于信号速率提升，当负 载较多如多于4个负载时，T拓扑信号质量较差，因此DDR3的控制命令和时钟信号均釆用 F拓扑。下面是在某项目中通过前仿真比较2片负载和4片负载时，T拓扑和Fly-by拓 扑对信号质量的影响，仿真驱动芯片为Altera芯片，IBIS文件 为颗粒为Micron颗粒，IBIS模型文件为。

分别标示了两种拓扑下的仿真波形和眼图，可以看到2片负载 时，Fly-by拓扑对DDR3控制和命令信号的改善作用不是特别明显，因此在2片负载时很多 设计人员还是习惯使用T拓扑结构。 DDR测试DDR3测试价格多少